Verilog

     Verilog pada awalnya dimulai sebagai perangkat lunak yang memiliki bahasa dengan model perangkat keras Gateway design Automation Inc sekitar tahun 1984. Verilog simulator pertama kali digunakan pada tahun 1985. Verilog pertama kali adalah Verilog -XL. Verilog itu sendiri ialah sebuah bahasa yang termasik Hardware Description Language(HDL). Dimana bahasanya digunakan untuk menggambarkan sistem digital pada suatu perangkat keras. Di dalam Verilog terdapat dua metodologi, yaitu Bottom - Up dan Top - Down.